常用LRIP接口时序

> 说明：以下为工程常用“自定义接口模板时序”，用于文档、评审和 RTL 设计对齐。

> 具体器件的 setup/hold、时钟频率、空闲电平请以芯片手册和 PHY 规范为准。

LCPU读寄存器时序(Master)

LCPU读寄存器时序说明：

• CLK为系统的CPU操作时钟，默认为50Mhz时钟，除非特别说明CLK的时钟频率。为INPUT信号。

• 主设备发送一个时钟周期的REQ=1的读请求操作信号。为INPUT信号。

• 在REQ请求的这个时钟周期，RH_WL为高电平，REQ请求操作的其他时候，RH_WL可为任意状态。为INPUT信号。

• ADDR为32位宽的地址总线，在REQ请求的这个时钟周期，Master发出的ADDR为有效的读操作地址。REQ请求操作的其他时候，ADDR可为任意状态。为INPUT信号。

• 在主设备发送一个时钟周期的REQ=1的请求操作信号后，从设备开始响应相应的读操作，当从设备操作完成后，会给主设备一个响应信号ACK。所以不同从设备，从主设备的REQ发起，到从设备的ACK响应，中间的延迟是不确定的，有的为几个周期，有时候会有数十个甚至数百个周期以上。为OUTPUT信号。

• RDATA为32位宽的读数据总线，在从设备ACK响应的这个时钟周期，RDATA是有效的，主设备应该在判断ACK=1的情况下，获取RDATA的值，即为读操作所读到的值。其他时候，RDATA可为任意状态。为OUTPUT信号。

• WDATA为32位宽的写数据总线，在读操作情况下，WDATA可为任意状态。为INPUT信号。

LCPU写寄存器时序(Master)

LCPU写寄存器时序说明：

• CLK为系统的CPU操作时钟，默认为50Mhz时钟，除非特别说明CLK的时钟频率。

• 主设备发送一个时钟周期的REQ=1的写请求操作信号。

• 在REQ请求的这个时钟周期，RH_WL为低电平，REQ请求操作的其他时候，RH_WL可为任意状态。

• ADDR为32位宽的地址总线，在REQ请求的这个时钟周期，Master发出的ADDR为有效的写操作地址。REQ请求操作的其他时候，ADDR可为任意状态。

• WDATA为32位宽的写数据总线，在REQ请求的这个时钟周期，Master发出的WDATA为有效的写数据。REQ请求操作的其他时候，WDATA可为任意状态。

• 在主设备发送一个时钟周期的REQ=1的请求操作信号后，从设备开始响应相应的写操作，当从设备操作完成后，会给主设备一个响应信号ACK。所以不同从设备，从主设备的REQ发起，到从设备的ACK响应，中间的延迟是不确定的，有的为几个周期，有时候会有数十个甚至数百个周期以上。

• RDATA为32位宽的读数据总线，在写操作情况下，RDATA可为任意状态。